在组合逻辑中，有时候需要使输出一脚的驱动能力加强，就要用集电极开路的输出引脚。
但是两者差别不大，只是在调用时，从不同的库中调用。
集电极开路的输入与非门电路调用STD库的std_ttloc包集合，二一般的输入与非门电路则调用std库的std-tll包集合
Re: [讨论] 用VHDL语言设计一般的与非门和集电极开路的与非门
如：
library ieee;
use ieee.std_logic_1164.all;
library std;
use std.std_logic.all;
use std.std_tll.all;
entity cynand is
port(
);
end entity;
Re: [讨论] 用VHDL语言设计一般的与非门和集电极开路的与非门
那个是一般的输入与非门，
集电极开路的照着那样做就行了
Re: [讨论] 用VHDL语言设计一般的与非门和集电极开路的与非门
在书上看的
嘿嘿
回复 沙发 heningbo 的帖子
真的很有研究,呵呵
Re: [讨论] 用VHDL语言设计一般的与非门和集电极开路的与非门
呵呵 研究得不错
Re: [讨论] 用VHDL语言设计一般的与非门和集电极开路的与非门
虽然知道
但是从来没用过
京公网安备 11010802033920号
