[讨论] FPGA初步之altera PLL的几种反馈模式

本文摘自《Altera FPGA/CPLD设计-高级篇》
一般我们在例化Altera器件的锁相环时可以看到这么几种相应于PLL的输出的PLL内部反馈模式，如下图所示：


下面我们对照锁相环反馈模型，对这几种反馈模式一一加以说明。
锁相环反馈模型如下图所示：


1、在normal模式中，反馈路径补偿了时钟输入延时和时钟网络延时，使得FPGA输入时钟和内部使用的时钟同相，在途中也就是A点和B点同相。
2、在source synchronous补偿模式，数据和采样时钟在管脚处的相位关系在IOE触发器上得以保持，在图中也就是A点到B点的延时和F点到G点的延时相等。这样可以使得数据采样窗口最大化，接口更可靠。
3、在Zero Delay Buffer模式中，反馈路径补偿了时钟输入延时和时钟输出延时，使得时钟输入管脚与时钟输出管脚同相，即图中A点和C点同相。这时锁相环就相当于一个零延时的时钟驱动器，可以产生镜像时钟时钟输出。
4、在With no Compensation（无补偿）模式下，锁相环的反馈路径中没有任何延时单元，不补偿任何路径的延时，所以时钟输出具有最好的抖动特性。而这时锁相环的时钟输入端和时钟输出端同样，这样A点到B点的延时就是“时钟输入延时”加上“时钟分配网络延时”，其它时钟路径的延时可以依次类推。