2018年03月24日 | 基于CPLD的单片机PCI接口设计原理

    1 PCI接口设计原理

    1.1 PCI总线协议简介

    这里只讨论PCI总线2.0协议，其它协议仅仅是在2.0的基础上作了一些扩展，仅就单片机与PCI设备间的通信来说，意义不大。PCI总线是高性能局部总线，工作频率0～33MHz，可同时支持多组外围设备。在这里，我们只关心单片机与一个PCI设备间通信的情况，而且是以单片机与CPLD一方作为主控方，另一方作为PCI从设备。这样做的目的是为了简化问题，降低系统造价。

    PCI总线上信号线虽多，但并不是每个信号都要用到。实际上PCI设备也并不会支持所有的信号线，比如错误报告信号PERR与SERR在网卡中就不支持。我们可以针对具体的应用选择支持其中部分信号线，还有一些信号线可以直接连电源或接地。下面简单介绍一下常用信号线的功能。

    AD[31～0]：地址数据多路复用信号。在FRAME有效的第一个周期为地址，在IRDY与TRDY同时有效的时候为数据。

    C/BE[3～0]：总线命令与字节使能控制信号。在地址其中传输的是总线命令；在数据期内是字节使能控制信号，表示AD[31～0]中那些字节是有效数据。表1是总线命令编码的说明。

    PCI总线上所有的数据传输基本上都由以下三条信号线控制。

    FRAME：帧周期信号。由主设备驱动，表示一次访问的开始和持续时间，FRAME有效时（0为有效，下同），表示数据传输进行中，失效后，为数据传输最后一个周期。

    IRD：主设备准备好信号。由主设备驱动，表示主设备已经准备好进行数据传输。

    TRDY：从设备准备好信号。由从主设备驱动，表示从设备已经准备好进行数据传输。当IRDY与TRDY同时有效时，数据传输才会真正发生。

    另外，还有IDSEL信号用来在配置空间读写期间作为片选信号。对于只有一个PCI从设备的情况，它总可以接高电平。IDSEL信号由从设备驱动，表示该设备已成为当前访问的从设备，可以不理会。

    在PCI总线上进行读写操作时，PCI总线上的各种信号除了RST、IRQ、IRQC、IRQ之外，只有时钟的下降沿信号会发生变化，而在时钟上升沿信号必须保持稳定。

    1.2 CPLD设计规划

    出于对单片机和CPLD处理能力和系统成本的考虑，下面的规划不支持PCI总线的线性突传输等需要连续几个数据周期的读写方式，而仅支持一个址周期加一个数据周期的读写方式。对于大部分应用而言，这种方式已经足够了。       在CPLD内设有13个8位寄存器用来保存进行一次PCI总线读写时所需要的数据，其中pci_address0～pci_address3是读写时的地址数据；pcidatas0～pci_datas3是要往PCI设备写的数据；pci_cbe[3～0]保存[NextPage]本文相关DataSheet：MAX7000    EPM7128地址周期时的总线命令，PCI_cbe[7～4]保存数据周期时的字节使能命令；pci_data0～pci_data3保存从PCI设备返回的数据；pci_request是PCI总线读写操作状态寄存器，用于向单片机返回一些信息。当单片机往pci_cbe寄存器写入一个字节的时候，会复位CPLD中的状态机，触发CPLD进行PCI总线的读写操作；单片机则通过查询pci_request寄存器得知读写操作完成，再从pci_data寄存器读出PCI设备返回的数据。

    CPLD中状态机的状态转移图如图3所示。每一个状态对应FRAME与IRD信号的一种输出，而其它输入输出信号线可由这两个信号线和pci_cbe的值及TRDY的状态决定。当FRAME为有效时，AD[31～0]由pci_address驱动，而C/BE[3～0]由pci_cbe低4位驱动；当IRDY有效时，C/BE[3～0]视总线命令，要么由pci_cbe高4位驱动，要么设为高阻态，而AD[31～0]在pci_cbe[0]为“0”时，（PCI读命令）设为高阻态，而在pci_cbe[0]为“1”时（PCI读命令）由pci_datas驱动。另外一方面，一旦TRDY信号线变为低电平，AD[31～0]线上的数据被送入pci_data寄存器，而C/BE[3～0]线上的数据被送入pci_request寄存器的低4位。

    考虑到在不正常情况下，PCI设备不会对PCI总线作出响应，即TRDY不会有效，为了不使状态机陷入状态S2的僵持局面，另外增设了一个移位计数器mycounter。当IRD信号有效时，计数器开始计数。计数溢出之后，不论PCI总线操作是否完成，状态机都会从状态S2转移到状态S3，即结束PCI总线操作。当TRDY有效时，会立即置位mycounter.cout。

    PCI总线操作是否正确完成，可查询pci_request的最高位是否为“1”，而IRDY与FRAME的值可分别查询pci_request的第4位和第5位。这两位反映了PCI总线操作所处的状态，两位都为“1”时可以认为PCI总线操作已经完成。在实践中，如果单片机的速度不是足够快的话，可以认为PCI总线操作总是即时完成的。这几位的实现可参考源程序。

    2 PCI设计接口实现

    2.1 CPLD ABEL HDL程序设计

    我们针对8位单片机控制PCI以太网卡进行了程序设计，CPLD器件选用ALTERA的MAX7000系列。针对以太网卡的特点在逻辑上进行了再次简化，最张程序将适配进EPM7128芯片中，并在实践中检验通过。

    以太网卡仅支持对配置空间和I/O空间的读写操作，而且这两个空间的地址都可以设置在0xFF以内，所以可以只用一个pci_address0寄存器，其它地址都直接设为“0”；如果再限制，每次只往网卡写入一个字节数据，则可以只用一个pci_datas0寄存器，其它数值在具体操作时设成与pci_datas0寄存器的一样即可。

    以下是ABEL HDL主要源码。其中16dmux是4～16位译码器，用于地址译码，选通CPLD内的寄存器；8dffe是8位的DFFE；abelcounter是8位移位计数器；mylatch8与mylatch1分别为8位与1位锁存器，而mylatchc是带清零1位锁存器；其它以“my”开始的变量都是三态缓冲器，以“out”开始的变量是三态节点，以“e”开始的变量是普通节点。这此在程序中不再声明。

    SUBDESIGN abelpci

    （

    P2[7..3] : INPUT;

    READ0 : INPUT

    WRITE0 : INPUT;

    P0[7..0] : BIDIR;

    CLK : INPUT;

    TRDY0 : INPUT;

    AD[31..] : BIDIR;

    CBE[3..0] : BIDIR;

    IRDY0 : OUTPUT;

    FRAME0 : OUTPUT;

    )

    VARIABLE

    decoder : 16dmux;

    mycounter : abelcounter;

    PCI_c[NextPage]本文相关DataSheet：MAX7000    EPM7128

    be : 8DFFE;

    PCI_address0 : 8DFFE;

    pci_datas0 : 8DFFE;

    pci_request[6..0] : mylatch1;

    pci_request7 : mylatchc;

    pci_data0 : mylatch8;

    pci_data1 : mylatch8;

    pci_data2 : mylatch8;

    pci_data3 : mylatch8;

    ss : MACHINE OF BITS (FRAME0,IRDY0)

    WITH STATES(s0 = B"11",

    s1=B"01");

    s2=B"10";

    S3=B"11");

    BEGIN

    decoder.(d,c,b,a)=P2[6..3];

    enareg[]=decoder.q[];

    pci_che.ena=enareg[0]&p2[7];

    pci_cbe.d[]=p0[];

    pci_cbe.clk=!WRITE0;

    pci_address0.ena=enareg[1]&p2[7]l

    pci_address0.d[]=P0[];

    pci_datas0.ena=enareg[9]&P2[7];

    pci_datas0.d[]=P0[];

    pci_datas0.clk=!WRITE0;

    pci_data0.gate=!TRDY0;

    pci_data0.data[]=AD[7..0];

    pci_data1.gate=!TRDY0;

    pci_data1.data[]=AD[15..8];

    pci_data2.gate=!TRDY0;

    pci_data2.data[]=AD[23..16];

    pci_data3.gate=!TRDY0;

    pci_data3.data[]=AD[31..24];

    pci_request[3..0].gate=!TRDY0;

    pci_request7.gate=!TRDY0;

    pci_request7.aclr=P2[7]&!WRITE0;

    pci_request[3..0].data=CBE[];

    pci_request[4].data=IRDY0;

    pci_request[5].data=FRAME0;

    pci_request[6].data=VCC;

    pci_request7.data=Vcc;

    eread=P2[7]&!READ0 & WRITE0;

    my_P0_data0[].in=pci_data0.q[];

    my_P0_data0[].oe=enareg[5]&eread;

    my_P0_data1[].in=pci_data1.q[];

    my_P0_data1[].oe=enareg[6]&eread;

    my_P0_data2[].in=pci_data2.q[];

    my_P0_data2[].oe=enareg[7]&eread;

    my_P0_data3[].in=pci_data3.q[];

    my_P0_data3[].oe=enareg[8]&eread;

    my_P0_request[6..0].in=pci_request[6..0].q;

    my_P0_request[7].in=pci_request7.q;

    my_P0_request[].oe=enareg[13]&eread;

    out_P0[]=my_P0_data0[];

    out_P0[]=my_P0_data1[];

    out_P0[]=my_P0_data2[];

    out_P0[]=my_P0_data3[];

    out_P0[]=my_P0_request[];

    P0[]=out_P0[];

    enclr=enareg[0]&P2[7]&!WRITE0;

    mycounter.cLOCk=CLK;

    mycounter.cnt_en=!IRDY0;

    mycounter.aclr=!FRAME0;

    mycounter.sset=!TRDY0;

    ss.clk=!CLK;

    ss.reset=enclr;

    ss.ena=Vcc;

    CASE ss IS

    WHEN s0 => ss="s1";

    WHEN s1 => ss="s2";

    WHEN s2 => IF mycounter.cout THEN ss =s3;ELSE ss="s2";

    END IF;

    WHENf s3 => ss="s3";

    END CASE;

    my_AD_address[7..0].in=in=pci_[NextPage]本文相关DataSheet：MAX7000    EPM7128

    address0;

    my_AD_address[31..8].in=GND;

    my_AD_address[31..0].oe=!FRAME0;

    my_CBE_c[].in=PCI_cbe.d[3..0];

    my_CBE_c[].oe=!FRAME0;

    my_AD_data[31..0].in=pci_datas0.q[8..1];

    my_AD_data[31..0].oe=pci_cbe_[0]&FRAME0;

    my_CBE_be[].in=pci_cbe.d[7..4];

    my_CBE_be[].oe=FRAME0;

    out_AD[]=my_AD_address[];

    out_AD[]=my_AD_data[];

    AD[]=out_AD[];

    out_CBE[]=my_CBE_c[];

    out_CBE[]=my_CBE_be[];

    CBE[]=out_CBE[];

    END;

    2.2 单片机PCI读写C语言程序设计

    &nb

    sp;  在CPLD在帮助下，单片机读写PCI设备就变得相当简单。首先，将pci_cbe等寄存器都声明为外部存储器变量，并根据CPLD的设计指定地址。然后，传递适当的参数给以下两个读写子函数，即可完成对PCI设备配置空间、I/O空间、存储器空间的读写操作。从PCI设备的返回数据存放在全局变量savEDAta中。

    实际上在写PCI设备时，也可以从pci_data中得到返回数据。这个数据必须等于往PCI设备写的数据，原因参见ABEL HDL设计部分。利用这一点可以进行差错检验和故障判断，视具体应用而定。

    bdate unigned char request;

    sbit IRDY0=request^4;

    sbit FRAME0=request^5;

    sbit VALID="request"^7;

    void readpci(unsigned char addr,unsigned char cbe){

    pci_address0=addr;

    pci_cbe=cbe;

    request=pci_request;

    while(!IRDY0 & FRAME0)) request="pci"_request;

    savedata0=pci_data0;

    savedata1=pci_data1;

    savedata2=pci_data2;

    savedata3=pci_data3;

    if(!VALID)printf("Data read is invalid! ");

    }

    void writepci(uchar addr,uchar value0,uchar cbe){

    data uchar temp;

    pci_address0=addr;

    pci_datas0=value0;

    pci_cbe=cbe;

    request=pci_request;

    while(!(IRDY0 & FRAME0)) request="pci"_request;

    if(!VALID)printf("Data write is invalid!");

    }[NextPage]本文相关DataSheet：MAX7000    EPM7128

    地址周期时的总线命令，PCI_cbe[7～4]保存数据周期时的字节使能命令；pci_data0～pci_data3保存从PCI设备返回的数据；pci_request是PCI总线读写操作状态寄存器，用于向单片机返回一些信息。当单片机往pci_cbe寄存器写入一个字节的时候，会复位CPLD中的状态机，触发CPLD进行PCI总线的读写操作；单片机则通过查询pci_request寄存器得知读写操作完成，再从pci_data寄存器读出PCI设备返回的数据。

    CPLD中状态机的状态转移图如图3所示。每一个状态对应FRAME与IRD信号的一种输出，而其它输入输出信号线可由这两个信号线和pci_cbe的值及TRDY的状态决定。当FRAME为有效时，AD[31～0]由pci_address驱动，而C/BE[3～0]由pci_cbe低4位驱动；当IRDY有效时，C/BE[3～0]视总线命令，要么由pci_cbe高4位驱动，要么设为高阻态，而AD[31～0]在pci_cbe[0]为“0”时，（PCI读命令）设为高阻态，而在pci_cbe[0]为“1”时（PCI读命令）由pci_datas驱动。另外一方面，一旦TRDY信号线变为低电平，AD[31～0]线上的数据被送入pci_data寄存器，而C/BE[3～0]线上的数据被送入pci_request寄存器的低4位。

    考虑到在不正常情况下，PCI设备不会对PCI总线作出响应，即TRDY不会有效，为了不使状态机陷入状态S2的僵持局面，另外增设了一个移位计数器mycounter。当IRD信号有效时，计数器开始计数。计数溢出之后，不论PCI总线操作是否完成，状态机都会从状态S2转移到状态S3，即结束PCI总线操作。当TRDY有效时，会立即置位mycounter.cout。

    PCI总线操作是否正确完成，可查询pci_request的最高位是否为“1”，而IRDY与FRAME的值可分别查询pci_request的第4位和第5位。这两位反映了PCI总线操作所处的状态，两位都为“1”时可以认为PCI总线操作已经完成。在实践中，如果单片机的速度不是足够快的话，可以认为PCI总线操作总是即时完成的。这几位的实现可参考源程序。

    2 PCI设计接口实现

    2.1 CPLD ABEL HDL程序设计

    我们针对8位单片机控制PCI以太网卡进行了程序设计，CPLD器件选用ALTERA的MAX7000系列。针对以太网卡的特点在逻辑上进行了再次简化，最张程序将适配进EPM7128芯片中，并在实践中检验通过。

    以太网卡仅支持对配置空间和I/O空间的读写操作，而且这两个空间的地址都可以设置在0xFF以内，所以可以只用一个pci_address0寄存器，其它地址都直接设为“0”；如果再限制，每次只往网卡写入一个字节数据，则可以只用一个pci_datas0寄存器，其它数值在具体操作时设成与pci_datas0寄存器的一样即可。

    以下是ABEL HDL主要源码。其中16dmux是4～16位译码器，用于地址译码，选通CPLD内的寄存器；8dffe是8位的DFFE；abelcounter是8位移位计数器；mylatch8与mylatch1分别为8位与1位锁存器，而mylatchc是带清零1位锁存器；其它以“my”开始的变量都是三态缓冲器，以“out”开始的变量是三态节点，以“e”开始的变量是普通节点。这此在程序中不再声明。

    SUBDESIGN abelpci

    （

    P2[7..3] : INPUT;

    READ0 : INPUT

    WRITE0 : INPUT;

    P0[7..0] : BIDIR;

    CLK : INPUT;

    TRDY0 : INPUT;

    AD[31..] : BIDIR;

    CBE[3..0] : BIDIR;

    IRDY0 : OUTPUT;

    FRAME0 : OUTPUT;

    )

    VARIABLE

    decoder : 16dmux;

    mycounter : abelcounter;

    pci_c