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2021年02月03日 | 基于FPGA的Cadence Protium S1原型验证平台
2021-02-03 来源：EEWORLD
物联网跨越多个应用领域，根据最终应用领域的不同，设计团队的要求可能会大相径庭。功率，性能和成本是芯片设计的优先事项，而汽车和航空航天/国防等应用领域则还需要考虑功能安全性，在其他领域，信息安全性是关键或现场可升级性的需求。
验证，原型设计和软件开发是这些领域和设计要求中的共同点。为了允许进行嵌入式软件开发，通常认为早期的验证技术太慢，而使用虚拟平台（例如QEMU）进行的抽象有时不够准确。
长期以来，基于FPGA的原型设计一直是芯片诞生前软件开发的首选平台。以Cadence Palladium Z1企业仿真平台之类的工具中的硬件仿真相类似，它可以将执行性能从MHz级别扩展到100 MHz，而且成本更低，从而可以将其交给软件团队的更多开发人员。
传统上，基于FPGA的原型的障碍一直是其启动过程，有时要花几个月的时间才能将其提供给软件开发人员。原因是需要将ASIC设计从其实际的芯片重新映射到FPGA提供的结构中，这需要重新映射设计的各个部分。
原型验证流程
对于初学者来说，ASIC中的存储器需要映射到FPGA中可用的资源，或者映射到拥有特定附加存储器（例如DDR）的子卡。处理ASIC的时钟可能是一场噩梦，在PCB和FPGA上更复杂的设计中要同步10多个时钟。跨多个FPGA进行设计划分并非易事，通常需要使用低压差分信号（LVDS）技术在同一引脚上复用多个信号。
传统上，规模较大的公司都有原型开发团队，专门研究设计团队正在开发的RTL版本并将其映射到FPGA中。但是，随着设计复杂性的提高，执行上述所有任务变得越来越困难。
借助基于Protium S1 FPGA的原型验证平台，Cadence重新开发了原型验证流程，并专注于将原型制作时间从数月缩短至数周甚至数天。通过实现Palladium Z1仿真与基于FPGA的Protium S1 FPGA原型之间的一致性，以及将某些前端仿真重新用于原型。
复杂的手动内存建模已使用仿真中已知的内存模型自动完成；编译流程负责FPGA之间的分区和时钟同步。可以在仿真中验证要映射到FPGA架构中的网表，从而节省宝贵的布局布线时间。在基于FPGA的原型中发现缺陷的速度比仿真快大约5倍，因此可以促进仿真更好的调试功能。
史海拾趣
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