EDA和IP行业现状如何，看这21家企业在ICCAD 2024怎么说？

12月11-12日，由上海市经济和信息化委员会、浦东新区人民政府、中国半导体行业协会集成电路设计分会指导，上海市浦东新区投资促进中心支持，上海张江高科技园区开发股份有限公司和上海芯媒会务服务有限公司共同主办的上海集成电路2024年度产业发展论坛暨第三十届集成电路设计业展览会（ICCAD-Expo 2024）在上海世博展览馆成功举办。

在AI、Chiplet、摩尔定律放缓大话题之下，本届大会上诸多EDA及IP企业参会接连“秀肌肉”，发表了自己对于当下现状的看法，并展示了自家企业的方案。

西门子EDA：以AI技术赋能

在ICCAD 2024上，西门子EDA提到的第一个话题是系统级设计。半导体是复杂的电子系统的一部分，因此需要不断提升创新能力，增强集成电路产业链的综合能力及系统产品的竞争力。当前，已经开启综合系统设计的新时代。西门子EDA如何实现这个目标 ?答案是：支持终端产品开发的协同设计和协同优化。西门子EDA通过投资加速系统设计、3D IC、制造感知的工艺设计三大关键投资领域提供支持。此外，Veloce Cs 加速所有领域的系统设计。

另一个话题是AI。根据分享，今天的半导体技术已经成为众多行业发展的核心，而究其根本，EDA工具是最重要的动能。西门子EDA将系统设计的集成方法与EDA解决方案相结合，以AI技术赋能，提供全面且跨领域的产品组合，同时支持开放的生态系统，与本土及国际产业伙伴建立紧密合作，并肩探索下一代芯片的更多可能性，助力中国半导体行业的创新升级。

西门子EDA全球副总裁兼中国区总经理凌琳参加了随后的媒体专访环节，他表示，从工具的角度来看，西门子EDA具有独特的定位。不仅提供IC设计工具，还拥有业内领先的PCB设计软件，从营收上来看，西门子在这一领域位居第一。现在的集成设计依然是基于芯片、基于系统和超级系统的设计理念。在这方面，西门子EDA的概念非常明确：西门子EDA是西门子工业软件的一部分，尽管我们是独立运营的，但工业软件的其他部分提供了非常强大的系统级仿真能力，包括物理场仿真、流体力学模拟等。这些技术和工具的结合，实际上为我们提供了更为广泛和深入的系统级设计支持。

台积电：三个提升算力和能效的技术

根据台积电（中国）总经理罗镇球的分享，半导体技术的推进和生成式AI的发展，实现人类对美好生活的渴望；半导体产品的能效优化，是推动产业节能环保、可持续发展的核心；半导体技术不断为产品创新提供动力，是全球经济持续发展的基石。

此外，他分享半导体技术正在通过三个方面来实现算力和能效提升：

• 微缩技术 提高晶体管密度；

• DTCO/STCO推进设计与工艺的协同优化；

• 2.5D/3D先进封装与硅堆叠实现系统集成。

芯易荟：当前AI芯片的痛点与解决方案

芯易荟研发副总裁张卫航发表了主题为 “异构多核设计平台，激活大规模AI系统架构创新能力” 的重要演讲，分享了芯易荟在异构多核 SoC 设计平台上针对 AI 系统架构创新的最新进展与成果，为 AI 芯片技术发展提供了新的思路与解决方案。演讲中，张卫航首先回顾了 SoC 设计的发展历程，深入分析了当前 AI 芯片面临的痛点与挑战。他指出，在快速发展的AI浪潮下，架构更新缓慢、验证过程耗时漫长以及存储瓶颈等问题已成为制约AI芯片进一步发展的重要因素。

针对这些挑战，芯易荟推出了FARMStudio和DSSStudio两款核心工具，分别专注于定制处理器与子系统设计。

芯易荟副总裁石贤帅博士以主题《灵活、可配置的端侧AI推理处理器子系统 IP》发表精彩演讲。石贤帅博士深入介绍了芯易荟自主开发的灵活可配置的端侧 AI 推理处理器子系统 IP。当前，AI 模型正呈现出快速迭代的趋势，其发展速度远超传统芯片架构的更新步伐，给芯片设计领域带来了巨大挑战。对此，芯易荟凭借深厚的技术积累与创新思维，提出了一系列极具前瞻性的解决方案。其中，硬件子系统及软件工具链的自动生成显著提升了芯片对不同 AI 模型的适配能力，无需繁琐的手动调整，即可快速响应模型变化；多层次自动化验证则有效保障了芯片设计的准确性与稳定性，大幅缩短了验证周期，减少了潜在的设计风险；而适配存储需求的架构优化更是直击芯片存储瓶颈的关键痛点，使芯片在数据存储与读取方面更加高效流畅。

他强调，芯易荟正在积极布局专注端侧AI推理芯片的工具化IP，助力AI产业加速迈向新的发展高度。

展会期间，芯易荟展位成为焦点之一，集中展示了依托FARM（Flexible Advanced RISC Machine）技术自主研发的系列异构多核设计工具，包括全球首款C语言描述基于RISC-V基础指令集的DSA处理器生成工具FARMStudio、以及多核异构子系统设计工具DSSStudio。此外，还展示了芯易荟面向AI、音频、工业控制、大模型推理等领域的E32系列AI+MCU IP、AI子系统IP等产品。

锐成芯微：AI时代下的IP

在备受瞩目的高峰论坛上，锐成芯微CEO沈莉女士发表了题为《锐成芯微多样化IP选择，加速五⼤应⽤平台AI化演进》的演讲。她在演讲中深刻剖析了当前集成电路行业面临的机遇与挑战。她强调，随着AI需求的持续增长，边缘计算的全面应用将成为核心，在数据中心构架正经历变革的背景下，为IP提供商创造了更多机遇。IP作为集成电路设计链条中强有力的基础支撑，正加速推如手机、PC、汽车、物联网、工业等应用平台的AI化演进，同时也对IP的高性能、低功耗、可靠性、专用性及各项应用指标等维度的设计提出了更高要求。锐成芯微凭借丰富的IP库建立起了强大的平台化解决方案，凭借前瞻性的技术布局，为全球集成电路设计企业提供高质量的IP服务，在“AI for All”的趋势下助力应用场景创新与芯片设计的紧密联动。

锐成芯微业务开发副总监张涛先生带来了《AI时代创新产品对IP的需求与挑战》的主题演讲。他深入探讨了AI技术快速发展背景下，创新产品对高质量、高效率IP资源的迫切需求，以及这一过程中遇到的种种挑战。他强调，锐成芯微通过技术创新与生态合作，以应用平台为单位，为不同应用平台开发与匹配全套IP解决方案，让更高性能、更快速度、更低功耗、更高可靠的IP服务于不同需求的应用产品，支撑更高算力、更快传输、更高性能的AI芯片设计。以汽车的AI化为例，锐成芯微已发布用于无线电池管理系统（wBMS）的车规级蓝牙RF IP，车规嵌入式存储SuperMTP®IP产品已获得AEC-Q100 Grade 0的最高等级认证，更多车规级认证IP已在快速开发验证中，将为汽车的AI化相关芯片带去更多选型及组合方案。

芯启源：MimicPro和Controller IP一并亮相

芯启源携旗下仿真加速与原型验证一体化平台MimicPro系列产品和自主可控的Controller IP 方案亮相；芯启源资深产品专家杨一峰发表题为《助力数字前端领域，MimicPro系统增强芯片验证生产》的精彩演讲，吸引现场众多IC设计和芯片验证领域的专家学者及工程师们的强烈关注和高度好评。

根据芯启源集团副总裁兼董事会秘书廖鼎鑫的分享，芯启源（上海）将持续发力，“做深做精”EDA及IP产品。

芯启源上海拥有相关领域从业几十年的技术专家及一支经验丰富的管理团队，专注于数字IC前端验证领域。自2018年开始，芯启源上海就已着手EDA硬件验证相关产品的研发。先后发布了MimicTurbo GT，MimicPro Quad和MimicPro M32等系列产品，覆盖了中小规模到桌面级和企业级容量的芯片验证需求。历经多版本迭代及长年和多客户、基于大设计的悉心打磨，MimicPro系列产品融入了多项创新技术，形成了“仿真加速和原型验证一体化”的鲜明技术特色。

MimicPro系列产品以其方便灵活的规模扩展性、大容量设计的承载能力、先进的智能自动分割工具、便捷可靠的背板式安装部署及丰富多样的调试功能，尤其适合在各个设计阶段、进行不同规模的验证需求；通过高速通道实现软硬件协同仿真调试，以及支持多用户多任务并行开发；从而显著缩短复杂大芯片项目的开发上市时间。

奎芯科技：破局AI计算三大核心瓶颈

在12日的IP与IC设计服务论坛上，奎芯科技联合创始人兼副总裁唐睿博士发表了题为“IP与Chiplet 驱动AI时代的算力革命”的演讲。他在演讲中深入剖析了AI计算芯片所面临的三大核心瓶颈——内存容量、互联带宽和算力性能，并阐述了奎芯科技基于UCIe标准的Chiplet技术如何成为破解这些难题的关键方案。唐博士指出，通过UCIe技术，Die与Die之间可以实现高效互联，同时实现HBM颗粒与主芯片的解耦、LPDDR带宽扩展以及Serdes模块或者Optical Chiplet模块的无缝对接。这一技术为系统设计提供了前所未有的灵活性和扩展性，助力AI芯片在多变的应用场景中实现性能提升。

唐睿博士还提到，随着AI需求的持续增长，数据中心架构正经历深刻变革，为IP与Chiplet供应商创造了新的机遇。他进一步分析了CPO技术逐步取代传统LPO/NPO的趋势，以及Optical Chiplet在Switch领域和XPU与内存之间的广泛应用。他强调，奎芯科技正在积极布局HBM4和新型内存的Base Die内置设计，以抢占行业发展的新高地。

巨霖科技：破局传统EDA工具面临的性能瓶颈

大会期间，巨霖科技创始人兼董事长孙家鑫先生在“EDA与IC设计服务论坛”发表了题为“JULIN EDA：Silicon & PCB Proven Accuracy Simulate a Better Future”的主题演讲。演讲中，孙总详细介绍了巨霖科技在EDA领域的技术探索与实践，阐述了公司在Silicon & PCB仿真方面的核心优势。  

孙总指出，随着集成电路设计复杂度的不断提升，传统EDA工具面临性能瓶颈，而巨霖科技通过自主研发的巨霖EDA工具链，正在为行业提供更高效、更精准的解决方案。他强调，巨霖科技始终以“精准仿真，赋能未来”为使命，致力于为用户提供从芯片、封装到系统的全流程支持，助力客户缩短研发周期、降低设计成本、提升产品竞争力、取得可预期的成功。  

速石科技：我国集成电路面临的挑战

速石科技首席技术官张大成先生在演讲中深刻剖析了当前我国集成电路产业面临的严峻挑战，包括国际竞争日益激烈、市场需求快速增长、高端芯片设计与制造能力欠缺、关键设备和材料依赖进口、产业链上下游协同存在不足等问题。

张大成指出，新的工业设计与制造需求正在变革，先进半导体设计与工业制造系统级设计加速融合，尤其是AI的兴起对集成电路设计研发产生了深远影响，行业对集成电路人才的培养也有了更高的要求。

速石科技在本届ICCAD上发布的新一代融合智算研发平台，尝试通过五大核心价值，探索出一条不一样的道路：

• 一、深度融合芯片设计与制造仿真，轻松应对复杂系统仿真：平台成功实现了多种EDA/CAE联合设计仿真需求场景的标准化适配，并统一用户接入体验。

• 二、企业专属AI模型，大幅提升仿真效率：平台运用深度机器学习技术，可根据不同芯片企业产品设计的特性，智能识别与优化EDA/CAE工具运行机制，自动生成企业专属AI模型。

• 三、省心省力，快速开展AI模型开发：平台提供了面向GPU集群的自动配置生命周期管理，以及针对机器学习负载的MLOps调度策略配置，为AI模型的训练与部署提供了强有力的支持。此外，平台还支持LLM的训练数据流管理，包括数据权限分级、可视化、版本管理、清洗、标注等功能，为企业AI模型的广泛应用奠定了坚实基础。

• 四、平台全程自主研发，构建国产信创生态：近年来，速石科技在国产化方面取得了显著进展，包括与深信服、芯启源、沐曦等多家国产硬件厂商和芯华章、芯和、阿卡思等工业软件厂商展开深度合作，构建了从底层IT基础架构到上层应用软件的小型信创生态体系。

• 五、面向未来，助力集成电路人才培养与科研创新：速石面向创新驱动型科研机构和高校，围绕新一代信息技术、生物技术、新能源、新材料、航空航天等战略性新兴产业和未来产业，提供跨学科专业教学实训和科研平台。

合见工软：提供“EDA+IP+系统级”联合解决方案

合见工软作为自主创新的高性能工业软件及解决方案提供商，在展会现场展示了与智算芯片相关的完整解决方案，包括EDA+IP+系统级方案等。在高峰论坛上，合见工软副总裁吴晓忠也将演讲的主题聚焦于智算时代给国产智算芯片带来的机遇与挑战。

吴晓忠指出，大模型算力在Scaling law(规模定律)的指导下，当前流行的生成式AI大模型拥有从数十亿到数千亿参数，并使用万亿级别的tokens进行训练。2025年这种模式仍将延续，继续以惊人的速度产生数据，推动参数数量进一步增加，使用数百万亿级别的tokens进行训练。

正是由于人工智能应用的驱动，人工智能训练算力需求自2010年起加速增长，至2024年已增长一亿倍。随着OpenAI o1和未来人工智能的技术突破会产生新的智算需求。根据统计数据，芯片公司的成长已超过软件公司，美国股市市值前10大公司有7家来自智算芯片设计业。

近年来，中国持续推进智算芯片产业，以支撑人工智能的发展，预计中国智能算力规模2027年将达到1117.4EFLOPS。然而，随着政治及地缘环境的变化，中国人工智能产业从设计、工具和制造等方面受到了多重限制。

“在此情况下，中国发展智算产业，必须充分利用自身优势，打造国产供应链。”吴晓忠对此强调指出，“中国的智算主权要靠国产智算芯片公司提供，支持国产智算芯片公司的基础设施既包括晶圆厂、装备材料等硬件设施，也包括EDA工具、硅知识产权IP等软件生态。”

合见工软是国内首家可以为高性能智算芯片设计提供“EDA+IP+系统级”联合解决方案的工具供应商。公司发布的创新产品涵盖了数字验证全新硬件平台、DFT全流程工具、PCB板级设计工具以及高速接口IP解决方案等多个领域。这些产品和解决方案的推出，不仅提升了国产EDA工具的技术水平，也为智算时代算力芯片的开发提供了有力支持。

荣芯半导体：实施三步走战略

荣芯半导体市场营销中心副总裁沈亮在ICCAD 2024上介绍，荣芯半导体是中国第一家、也是目前唯一一家由全民资投资建立的12英寸半导体制造代工厂。虽然荣芯半导体是一家新兴企业，但凭借民营企业灵活高效的作风，我们在短短几年内已经拓展到多个业务平台。公司还拥有长期的工艺规划，致力于在当前的市场环境下实现从生存到发展再到壮大的目标。

为了更好地展示我们公司的技术路线，荣芯半导体采用最直观的方式来表达。例如，我们从22纳米到180纳米，从0.18到0.5微米，再到90纳米，实际上是一步步攻克技术难关。

荣芯半导体目前实施三步走战略，每三到四年为一个阶段。第一阶段是生存，自从我们收购德环资产以来，目标是快速量产，当前阶段基本已完成。现在我们进入第二阶段——发展，目标是在淮安厂和宁波厂达到满产，这样荣芯将实现一定规模，能够自负盈亏。接下来，我们将进入第三阶段，启动第三个工厂的建设和运营，并评估是否在国际市场上建设海外厂房，考虑到当前的国际地缘政治形势。

围绕三步走战略，荣芯目前正经历两个重大变化。首先是新任董事长吴胜武博士的加入，他在工信部电子司的经验，以及在紫光展锐的战略视野和资源优势，为荣芯提供了许多关于快速做大做强的方向和参考。其次，在过去一个月里，战略股东批准了近百亿的资金追加，作为二期投资，支持荣芯顺利迈向第二阶段。这是今年荣芯的两个重要进展，第二阶段的启动已经迈出了坚实的步伐，我们希望按照既定计划，稳步推进。

摩尔精英：让中国没有难做的芯片

ICCAD 2024展会现场，人流如织；摩尔精英展台，热闹非凡，众多行业观众纷纷驻足参观，洽谈交流，了解摩尔精英从芯片研发到量产一站式交付解决方案，共同寻觅新形势下发展机遇。

开幕首日高峰论坛上，摩尔精英董事长兼CEO张竞扬发表《一站式芯片设计和供应链平台的变革和突围》主题演讲。

作为一站式芯片设计和供应链平台，摩尔精英以“让中国没有难做的芯片”为使命，结合自有封测工厂和设备的快速响应能力，给有多样化、定制化芯片需求的芯片和终端公司，提供长期、规模化、正规化、安全、高效的“从芯片研发到量产一站式交付”的解决方案，降低客户风险、加速产品上市、提高运营效率，助力芯片公司实现高效研发到量产。

芯原：赋能智慧驾驶芯片和AI计算

在首日上午举办的高峰论坛上，芯原创始人、董事长兼总裁戴伟民博士以《基于Chiplet的智慧驾驶芯片平台》为题发表演讲。戴博士指出，汽车产业升级促进了对高端智驾芯片的需求，并提升了汽车芯片的价值和价格比重。他介绍，芯原积极布局智慧驾驶领域，覆盖从智慧座舱到自动驾驶的多项核心技术。而针对车企造芯所面临的设计周期长、良率低、算力扩展困难等挑战，芯原基于自有核心技术，以及为客户定制高端自动驾驶芯片的经验，通过芯片和封装协同设计，推出了平台化的Chiplet芯片设计软硬件整体解决方案，以满足高算力、低功耗、高可靠性要求的智慧出行市场需求。

在次日上午举办的“IP与IC设计服务”专题论坛上，芯原GPU产品副总裁张慧明发表了题为《从云到端，GPU与NPU融合架构赋能亿级高效AI计算设备》的演讲。他表示，芯原提供一站式从云到端的AI解决方案，将GPU、GPGPU和NPU紧密结合，实现高度协同，提供更大的灵活性。从指令级来看，这三者通过共享缓存和计算资源，在更小的面积上提供更高的算力，实现更高效的协作。自大模型普及以来，无论在云端还是边缘端，GPGPU+AI和GPU+AI已成为主流的计算架构平台。自2017年推出以来，芯原的NPU IP始终致力于这一架构路线，至今已赋能逾亿台高效AI计算设备。

思尔芯：聚焦AI时代EDA的创新

11日的高峰论坛上，思尔芯创始人、董事长兼CEO林俊雄发表了题为《先进数字芯片设计下的国产EDA新路径探讨》的演讲。他聚焦于AI时代新的设计需求和技术进步如何推动EDA行业的创新，并探讨了先进数字芯片设计中的EDA发展趋势。演讲内容涵盖AI驱动下的高效设计验证策略、与生态伙伴（如Arm、RISC-V等）的协同优化，以及面向应用级左移开发的生态合作创新方案。

根据林俊雄分享，随着AI应用场景的丰富与深化，芯片市场正呈现出三大显著趋势：一是差异化在于软件应用，导致开发时间长、软硬协同难，需要更紧密的硬件协同设计；二是AI时代下芯片复杂度大幅提升，需要最新的高速接口IP与工具，以及更高效的测试方法；三是系统公司纷纷自研芯片，以增强产品竞争力和差异化。

思尔芯研发总监余勇在EDA与IC设计服务论坛发布重要技术演讲，题为《支持对大容量设计进行全场景仿真的高性能硬件仿真系统》。在此次演讲中，余勇总监隆重介绍了思尔芯全新一代的芯神鼎（OmniArk）硬件仿真系统。该系统是专为满足超大容量设计的全场景仿真验证需求而精心研发的，旨在为芯片设计的验证流程带来前所未有的活力与效率提升。

除此之外，思尔芯副总裁陈英仁也在媒体访谈环节表示，公司在早期的产品开发过程中积累大量客户反馈和技术经验，借此实现快速迭代，最终形成架构设计、软件仿真、硬件仿真、原型验证和数字调试在内的完整解决方案。公司在原型验证方面国际巨头平起平坐，最新的第八代原型验证系统“芯神瞳”S8-100系列提供单核、双核及四核配置全系已获国内外头部厂商采用。

国微芯：解决国产EDA发展面临的核心挑战

12月11日，ICCAD-Expo2024在上海开幕。在下午刚刚结束的高峰论坛上，国微芯首席产品科学家顾征宙先生带来了题为《平凡的改变，将改变平凡》的主题演讲。

在演讲中，顾征宙表示当前国产EDA发展正面临三大核心挑战：如何加速新工艺的快速导入如何确保设计过程得到充分的检验能否提供更快、更精确的制造端软件工具国微芯针对这些挑战，围绕设计验证、工艺导入以及制造端问题解决三个方面展开，并开发出多个核心产品，包括形式验证平台、PDK平台、K库软件、MDP软件以及针对国产机台的OEM定制等。

顾征宙特别提到了国微芯的突破性进展，如团队的MDP软件在精准度和速度上取得了重大突破，重新定义了图形引擎在Foundry的应用。同时，形式验证平台不仅远远超出传统形式验证工具的范畴，还形成了完整的平台化解决方案，在大型项目中的应用量正在逐年增长。此外，在工艺导入方面，国微芯整合了大量经验教训，加入了成熟的QA流程，帮助国内fab厂快速建立高质量的PDK release和qualification SOP。顾征宙强调，国产EDA需要在工艺快速导入、设计验证充分性以及高速精准的软件提供等方面做出努力，以满足fabless和fab厂的需求。

芯行纪：EDA的未来会和AI技术紧密结合

芯行纪销售副总裁孙晓辉也在此次会议中以《人工智能重塑数字实现新未来》为主题，分享了芯行纪自研工具的智能化程度方面呈现的精彩表现。

孙晓辉表示，在当今时代，大规模集成电路的规模日益扩大，这也带来了许多亟待解决的问题，特别是几个基础性、共性且关键的问题。例如，处理速度、处理规模和处理效率等，无论是在设计、验证还是实现阶段，现有的EDA工具都面临这些共性挑战。接下来，让我们逐一审视这些问题。

第一个方面是处理速度问题。以数字实现为例，当前先进工艺的设计通常包括三到四百万个标准单元，进行一次后端处理往往需要超过一周的时间。随着设计规模的不断扩大，整个运算时间将显著增长。例如，对于一些设计超过一千万个标准单元的项目，处理时间可能会超过一个月，这对于迭代过程来说是极为不友好的。

第二个方面是处理规模问题。目前理想的数字后端处理规模是单个模块在五百万标准单元以下。然而，现实情况却大相径庭，一个SoC设计通常包含超过两亿、五亿个标准单元甚至更多。

第三个方面是处理效率。仍以数字后端为例，因为设计流程的复杂性、设计不同阶段的一致性、模型的准确性等问题，后端实现往往都需要通过多次往复迭代，来取得设计各项指标的收敛，动辄数月，才能得到理想的设计结果，这对于当前的市场窗口来说同样非常不友好。

芯行纪开创性自主研发的EDA机器学习平台AmazeFP-ME已应用于多个客户的实际项目，且其架构具备可扩展性，能够拓展至我们多个物理实现平台的产品，包括AmazeSys等。

“我们已经看到了AI技术带来的显著收益。我们相信EDA的未来会和AI技术紧密结合，深度集成。这些结合会体现在EDA流程、工具，会体现在从设计到实现，从前到后的方方面面，从而提供更高性能的EDA解决方案，助力用户实现设计性能与效率的双重提升。”孙晓辉如是说。

鸿芯微纳：本土EDA的机遇与挑战

12月11日上午11：50，鸿芯微纳首席技术官、联合创始人王宇成博士受邀出席高峰论坛，并发表题为《本土EDA的机遇与挑战》的重要演讲。

他指出，在进入大算力带来的第四次工业革命的重要时期，高端数字芯片发挥着支撑作用，需要设计和工艺的协同优化（DTCO）。而本土EDA作为DTCO的关键环节，将成为影响中国芯片设计业未来的重要因素。演讲中，王宇成博士也对本土EDA的发展提出期待，希望技术的迭代创新能与应用场景的拓展更新齐头并进，为本土EDA提供更大的发展空间。

12月12日上午10：00，鸿芯微纳研发副总裁冯春阳博士在EDA与IC设计服务分论坛发表主题演讲：《AI赋能EDA优化：释放智能决策的力量》。

AI赋能EDA工具是技术发展的趋势，可应用于预测、优化、生成等领域。就鸿芯微纳的数字芯片全流程工具链而言，AI的融合将大幅提高整个流程的效率，如在逻辑综合流优化问题上，AI就能通过多种方法解决现实的技术难题。冯春阳博士据此提出了一系列构想，为AI在EDA领域（预测模型、生成模型）的应用给出了创新性的思考与发展建议。与此同时，他也指出，从实际工程角度来看，AI方法如何更好地融入现有的EDA工具与芯片设计流程还面临着很多挑战，需要研究者和工业界共同合作探索。

芯来科技：RISC-V IP 2.0模式的价值所在

在首日高峰论坛，芯来科技创始人胡振波就“RISC-V IP 2.0模式为本土带来独特价值”这一主题带来相关演讲。

演讲中分析到，开放标准下的生态格局将会是“自研”、“开源”与“中立解决方案提供商”共存的业态，芯来在此生态格局下，选择作为中立解决方案提供商，只输出解决方案，不做芯片产品，保持中立。

同时在演讲过程中提出了两类痛点，一方面在CPU IP授权：传统授权模式在国际国内都非常普遍。但存在获取门槛高、决策成本高、商务法务流程长等痛点；另一方面在本土SoC设计领域：相比海外成熟业态，本土市场较为碎片化且项目节奏越来越快，SoC定制性与时效性强，目前尤其是本土芯片项目方普遍面临着资金紧张、时间紧张、人力不足三方面的压力。

芯来科技推出RISC-V IP 2.0模式，即'随芯包'模式与'子系统'模式。通过大幅缩减CPU IP的授权成本和大幅降低SoC前端精力和成本，芯来能助力本土设计公司更高效地完成CPU IP的授权过程，加速本土芯片设计企业产品上市进程，赋能本土集成电路产业升级，为本土带来独特价值。

芯华章：用验证提升系统级芯片开发效率

当面对系统级芯片开发挑战，验证已成为提升设计效率的关键环节。在EDA与IC设计创新专题论坛上，芯华章资深产品和业务规划总监杨晔和大家分享了“芯华章在EDA验证技术路径创新与实践”。

当面对不同的芯片类型、设计的不同阶段，就需要不同层次的解决方案，并且通过不同的验证方法学，配合核心EDA工具链来支撑目前复杂的芯片验证任务。

芯华章已在数字验证领域建立全流程产品和解决方案，在填补国内产业空白的同时，致力于以解决客户痛点为目标提供差异化价值。

未来，芯华章将继续深化技术研发，致力于为产业用户提供高效、创新的验证解决方案，与产业链各方协同共赢，释放系统级应用创新潜力。

根据芯华章首席市场战略官谢仲辉的分享，芯华章自成立以来，不仅发布了超过十款数字验证产品，而且在自主研发专利申请方面取得了超过200项成果，全面覆盖了从芯片到系统的验证EDA全流程。这些成果不仅填补了产业空白，而且为数字化产业的安全和独立发展奠定了坚实的技术基础。

芯耀辉：走进IP 2.0

作为中国集成电路设计业领域级别最高、规模最大，也最具影响力的盛会，首日的高峰论坛阵容强大。芯耀辉技术方案副总裁刘好朋受邀于高峰论坛发表了《走进IP2.0，为产业创造价值》主题演讲。

刘好朋表示，芯耀辉成功实现了从传统IP到IP2.0的战略转型，帮助客户在激烈的市场竞争中取得优势。通过一站式完整IP平台解决方案实现了全面升级，不仅提供高性能、低功耗、高度兼容的高速接口IP，还配套提供基础IP和控制器IP，帮助SoC客户从外到内提升性能。注重产品的可靠性、兼容性与可量产性，并提供系统级封装支持，优化PHY布局、Bump和Ball排布，提升量产性能，帮助客户加速产品上市。同时，芯耀辉通过整合完整的子系统资源，从方案制定到集成验证，再到硬化和封装测试，提供端到端的解决方案。此外，积极推动国产供应链，提供Substrate和Interposer设计参考，协同上下游产业链，助力产业技术突破。

在媒体采访环节，芯耀辉副总裁何瑞灵表示，从芯片设计项目立项到量产，通常需要1至2年的周期。然而，如果芯片设计公司决定自主研发所需的IP，这一过程可能会延长至3至5年。如此高昂的时间成本使得大多数公司难以承受。因此，将专业任务交给专业团队处理显得尤为重要，这也是IP公司存在的核心价值。

英诺达：专注于数字IC设计静态验证EDA工具研发

在题为《英诺达RTL Signoff静态验证解决方案》的主题演讲中，王琦博士详细介绍了RTL Signoff在设计中的必要性，并重点展示了英诺达最新的EnAltius®CDC跨域检查工具和EnAltius®Lint RTL代码检查工具。他表示：“随着芯片设计复杂度的不断提升，芯片难以按时交付，RTL Signoff相关的工具在提高设计验证和保证设计正确性方面的作用愈发重要。英诺达推出的系列静态验证工具基于统一的底层架构，能够全方位、多维度地应对芯片设计企业所遇到的种种难题，助力企业在激烈的市场竞争中保持领先地位。”

英诺达专注于数字IC设计静态验证EDA工具的研发，在RTL Signoff方面，英诺达的EnAltius® CDC可以解决数字集成电路设计中常见的跨时钟域和跨复位域问题。而EnAltius® Lint则能够发现设计代码中潜在的语法错误和逻辑错误，并提供基本的语法、语义和规范检查。针对RTL阶段的功耗分析，EnFortius® RPA可以提供早期功耗评估，帮助用户提前对功耗进行优化。EnAltius® DFT Checker则可以对RTL代码进行分析，提前发现DFT相关问题和缺陷。

在低功耗设计领域，英诺达还可以提供设计全流程的解决方案，EnFortius® LPC可以在RTL、逻辑和物理实现阶段，检查低功耗设计的完整性和正确性。EnFortius® GPA可以针对门级网表级电路提供精确的功耗分析。

芯和半导体：超过15年历史的本土EDA企业

芯和半导体创始人、总裁代文亮在会上介绍，作为一家拥有超过15年历史的本土EDA企业，芯和半导体提供覆盖芯片、封装到系统的全产业链仿真EDA解决方案，确保设计团队在整个产品开发过程中保持高度一致性和优化。

代文亮介绍，芯和半导体围绕“集成系统设计”进行技术和产品的战略布局，开发了基于AI人工智能技术的多物理引擎，秉持“仿真驱动设计”理念，提供从芯片、封装、模组、PCB板级、互连到整机系统的全栈集成系统级EDA解决方案，实现系统内各种芯片及硬件的高速高频互连，以智能连接智能。

这种技术特点确保了产品在设计阶段的性能和可靠性，降低了后续生产过程中的风险和成本。芯和半导体还拥有多种自主创新的电磁、电路、电热、应力等多物理场仿真技术以及智能网格技术。这些技术不仅支持从纳米到厘米级的多尺度仿真需求，还能够支撑AI芯片、封装和智算系统的完整覆盖。