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Datasheet: 最能打国产芯

[讨论] 怎样把VHDL或VERILOG 模块制作成IP 软核？

eeleader 2010-5-6 09:29 楼主

自己用Verilog编了一个程序，现在想将其制作成IP核。

一个为理想不懈前进的人，一个永不言败人！ http://shop57496282.taobao.com/ 欢迎光临网上店铺！

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回复评论（6）

沙发 zqzq501311

我也想知道，我先去搜一下看有没有。

有目的的学习是最有效的学习！

点赞 2010-5-6 09:38

板凳 FPGA小牛

帮顶，望听佳解

点赞 2010-5-6 09:39

4楼 wurongyan

期待精彩的回答！

点赞 2010-6-6 10:20

5楼 emnqsu

这个我也想知道

学习

点赞 2010-6-6 10:56

6楼 decay

dsadadadad

点赞 2010-6-6 11:06

7楼 emnqsu

这个我也想知道，帮顶···

学习

点赞 2010-7-17 08:25

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