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[求助] clk_in是20MHz.需要一个12Mhz信号.用verilog有什么简单的实现方法么?

astwyg 2012-4-24 21:08 楼主

RT.以前学的都是VHDL.猛一看verilogHDL晕晕的.话说..这样的问题用VHDL我好像也不知道该怎么办...大家给支一招吧.或者有什么替代的方法?

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回复评论（1）

沙发 eeleader

比较简单的办法用PLL，先3倍频，然后5分频。不知道你的器件支持PLL吗？

一个为理想不懈前进的人，一个永不言败人！ http://shop57496282.taobao.com/ 欢迎光临网上店铺！

点赞 2012-4-25 21:38

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