[求助] verilog HDL 编程问题求教？

以下是一个简答的3-8译码器的代码：
input en;
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如果我输入想写成：input a,b,c; 那么case(din)是否可以写成case({c,b,a})？
如果输出写成：output y0,y1,y2,y3,y4,y5,y6,y7，那么case后面的输出是否可以这样写：3'b0:{y7,y6,y5,y4,y3,y2,y1,y0}=8'b1111_1110 ？

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对于第一个问题，应该是可以的，case(表达式)，表达式可以是一个多位的数据，verilog支持拼接，要想选择cba这三个数据，拼接是可以的，拼接后选择。第二个问题跟第一个问题类似，拼接是可以的。