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2020年12月22日 | Leti介绍了GaN电力电子技术开发进展
2020-12-22 来源：EEWORLD
法国微/纳米技术研发中心CEA-Leti，在第66届IEEE国际电子器件会议（IEDM 2020）上发表的两篇补充研究论文证实，其氮化镓（GaN）技术的方法有望克服种种挑战。嵌入MOS栅极的先进GaN器件具有更优化的架构和性能，并针对快速增长的全球功率转换系统市场需求。
研究人员描述了基于硅基氮化镓（GaN-on-Si）的高电子迁移率晶体管（HEMT）的各种变化实验。与硅相比，基于GaN的半导体同时提高了日益紧凑的功率转换器的性能和可靠性，并且AlGaN/GaN HEMT已显示出在高频应用中替代基于硅或碳化硅（SiC）的功率转换解决方案的潜力，具有低功耗，低噪音等特性。因此，预计该技术将成为许多最终用户应用的经济高效的电源转换解决方案，范围从智能手机到厨房电器和电动汽车，从电池管理到DC / DC或AC / DC转换器。
综合考虑，这两篇论文提供了对在IRT Nanoelec框架下由CEA-Leti开发的GaN MOS-c HEMT的栅极堆叠的新颖理论。他们证明了GaN MOS叠层表征的复杂性，以及对报告和分析可靠参数值的专业知识要求。这些论文中提出的工作也将有助于解决GaN器件中的不利因素，以提高可靠性，这是CEA-Leti在产业化转移过程中的主要任务之一。
“ Si上的GaN E型MOSc-HEMT中与碳有关的pBTI降解机理”
论文《硅基GaN E型MOSc-HEMT中与碳有关的pBTI降解机理》研究了正向温度不稳定性（pBTI）效应背后的物理学原理，这种效应是在晶体管栅极正偏置时发生的，从而确定了产生该现象的根本原因并将其最小化。
该论文的作者Aby-GaëlViey说：“我们证实了，在正的栅极应力下，电压阈值（Vth）的不稳定性是由两个陷阱陷阱引起。第一个与栅极氧化物的缺陷有关，这是一种已知的效应，第二个与栅极的GaN中氮原子中碳原子的存在有关，这是一个发现，因此证实了IEDM上提出的结论。 ”
通常，在BTI常见可靠性测试的MOS技术（例如基于Si / SiGe / Ge的CMOS技术）中，Vth不稳定性的根本原因与氧化物缺陷有关，氧化物缺陷可由电子或空穴充电或放电产生，具体取决于器件类型（n/p-MOS）和偏置极性。就GaN MOS-c HEMT而言，在晶体管下方生长的外延结构非常复杂，并且远非均匀。
这项研究还证实了CEA-Leti在IEDM 2019上的一篇论文中报道的工作结论（``对GaN-on-Si E型MOSc-HEMT的nBTI降解的研究''），结果表明GaN-in-N中的碳[CN]通常被引入作为深受主，以创建用于击穿电压管理的半绝缘GaN层，该BTI不稳定性的一部分与常见的氧化物陷阱电荷有关。因此，外延结构是减少和最小化GaN功率器件中的不稳定性的重大因素。
“另外，我们最近的工作表明，可以高精度地准确建模和预测这些阈值电压不稳定性。”Viey说，“实际上，已知的捕获发射时间（CET）模型用于确认两个陷阱阱的存在并预测在一定的闸极/温度应力条件下pBTI的降解（Vth漂移）。”
“ Si-GaN MOS-c HEMT中界面陷阱密度（Dit）提取的新颖见解”
这项研究“对GaN-on-Si MOS-c HEMT中的界面陷阱密度（Dit）提取的新颖见解”旨在表征氧化物/GaN界面的电气质量，以了解CEA-Leti栅极堆叠的界面陷阱密度是否为GaN-on-Si MOS-c HEMT中的主要阈值电压（Vth）贡献者，并确认研究所在10年的研发过程中开发的解决方案。”
界面陷阱密度（Dit）可提取在氧化物/半导体界面处具有电活性的界面缺陷的密度，以及其在能量方面与半导体带隙之间的分布。重要的是，Vth直接与易于调整的物理参数（例如金属栅极功函数和半导体的掺杂）以及某些与缺陷相关的参数（例如氧化物和界面态密度的固定或移动电荷）直接相关。如果未正确钝化和处理界面，此密度会极大地影响Vth。
在GaN MOS-c HEMT的情况下，对GaN进行干法刻蚀。氧化物沉积和这一积极的工艺步骤可能对未来的氧化物/ GaN界面产生巨大影响。因此，开发和优化基于MOS的GaN功率器件需要具有准确可靠的接口表征技术。 “对于其他行业或研究人员，这种方法将有助于评估界面陷阱的密度。”该论文的作者William Vandendaele说。
Vandendaele表示，CEA-Leti的下一步工作是扩大团队对GaN MOSc HEMT的栅堆叠优化的了解，以最大程度地降低Dit值，并将最佳的产品，工艺和表征方法转移给IRT PowerGaN研究所的合作伙伴。
CEA-Leti表示，它将通过在外延，器件，无源元件，共集成和系统架构方面的进一步研究来遵循其GaN路线图，以开发GaN技术，该技术可使开关频率和功率密度达到硅的10倍，全部使用标准CMOS工艺来降低成本。
这项工作的一部分是在IRT Nanoelec的框架中完成的。
史海拾趣
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