合见工软如何帮助“香山”解决高性能多核RISC-V验证难题？

2025-07-18 来源：EEWorld

随着RISC-V向多核高性能计算领域迈进，验证的复杂性正呈指数级增长：规模扩展性、缓存一致性、调试效率，如同三座横亘在芯片成功量产前的大山。

2025年7月18日，在“第五届RISC-V中国峰会”EDA分论坛上，合见工软验证产品线市场总监曹梦侠分享了北京开源芯片研究院与合见工软在香山第三代“昆明湖”16核RISC-V处理器验证中的方法学创新。

首先，在演讲之前，开芯院介绍了香山'系列处理器的技术演进，是一条持续向高性能计算迈进的清晰路径，分为三代产品：

第一代雁栖湖，为架构探索与奠基的阶段，成功实现了乱序执行架构，验证了高性能RISC-V处理器的设计方法学，为后续迭代打下了坚实基础；第二代南湖，实现性能实现飞跃，对标ARM Cortex-A76级别，是一款业界公认的高性能RISC-V处理器核，标志着'香山'进入了可用、好用的阶段。第三代昆明湖，迈向数据中心级别，性能对标ARM Neoverse N2，是为服务器、数据中心等高性能计算场景设计的全新架构。

昆明湖作为面向数据中心的64位多核SoC，正在面临三大挑战：

规模大 (Scale)：多核CPU系统，包含复杂的总线、多级缓存和DDR4、UART等接口，逻辑规模远超单片FPGA容量。传统FPGA平台资源不足，且手动分割设计的方式困难且极易出错，Porting周期极长；
性能要求高 (Performance)：目标是在FPGA上实现足够高的运行速度（最终目标10MHz），以运行操作系统并进行有意义的软硬件协同验证。
调试困难 (Debug)：多核协同复杂，需保障 16 核缓存一致性、总线完整及高负载下调度优化。在多核系统中，如何快速定位和复现因跨核交互、缓存一致性等引起的深层次Bug。缺乏专用调试工具，问题定位慢。

开芯院强调，与合见合作之前，香山系列多核CPU验证亟需大规模FPGA平台与自动化工具链。挑战促起双方合作。

曹梦侠表示，自动分割技术是大型硬件验证平台解决大设计验证的关键。基于本项目经验总结，提出了一套系统化的多核处理器 FPGA验证方法论，涵盖从设计移植到系统调试的完整流程，为RISC-V多核验证提供了标准化路径：

提出大规模FPGA级联验证方法，通过20片AMD VU19P FPGA实现完整16核系统物理部署；
保留总线拓扑与缓存一致性协议，实测频率达10.2MHz，支持Linux多核调度等复杂场景。

合见工软与开芯院的合作，分为验证方法论分为四步：

设计移植与适配（Porting）：建立了ASIC-to-FPGA的自动化适配流程，包括时钟树、存储模型、接口IP转换的标准化处理方法；
编译迭代效率与资源优化使用的最大化平衡：面向大规模设计，在资源占用率与高效率编译迭代之间动态取舍，寻找最大化的收益平衡点；
渐进式启动策略（Bring-up）：创新提出了核数逐步扩展的验证策略，结合单核到多核的系统复杂度梯度，有效降低了系统调试难度；
软硬协同调试技术（Debug）：基于硬件仿真与后门加载技术的协同调试方案，精准解决系统启动故障，并实现内核加载速度量级突破。

该项目取得了巨大的成果，多版本全自动化编译流程以及性能全面达成。关键验证突破包括：

自动分割与时钟同步技术：解决多核系统跨FPGA时钟域同步问题，设计迁移周期大幅缩短；
可扩展的统一硬件配置系统：开发多版本兼容boardfile系统，可支持4/8/16核，实现验证场景灵活复用；
高效率调试方法：结合UHD波形与DDR后门访问技术，定位效率提升5倍。

对比UVHS自带FPGA综合器UVSyn的各项指标比较，UVSyn可以在更少的LUT总量下，实现更好的时钟频率和更快的编译时间。

对于未来研究方向与合作计划，曹梦侠介绍，包括多核验证方法学演进方向，功耗-性能联合验证需求；提出EDA协同路径，为高性能RISC-V处理器的超大规模验证提供可扩展方法论，推动验证流程标准化；构建缓存一致性协议验证方法学，支持自动化断言检查；探索跨核事件追踪框架，实现微架构级问题溯源；为CPU集成厂商提供系统配套的解决方案。