FPGA中数字系统的构成与组合逻辑设计要点
时序逻辑设计要点
模块的种类和用途
为什么Verilog能支持大型设计
RAM和激励源的Verilog模块
如何在Quartus II中调用RAM
顶层测试Verilog模块
数字逻辑电路的构成
组合逻辑举例（1）：:8位数据通路控制器
组合逻辑举例（2）：一个8 bit三态数据通路控制器
开关逻辑应用举例及时延问题
静态随机存储器(SRAM)
为什么要设计有限状态机(1)
有限状态机表示方法
全局时钟王和平衡树结构
避免冒险竞争和流水线
示例一：用门级结构描述D触发器；示例二：编写测试模块通过仿真检查设计正确与否；
示例三：由已设计的模块来构成高一级的模块；示例四：带异步复位端的D触发器。
实例：T触发器和计数器的实现及测试
实例：用一位全加器组成4位全加器和指令译码电路的设计
实例：指令译码电路的测试
FPGA设计中不同抽象级别HDL模型：系统级、算法级、寄存器传输级、门级、开关级
时序逻辑设计要点
FPGA设计中顶层测试Verilog模块

夏宇闻

主要从事超大规模集成电路、数字系统、电子设计自动化方面的研究和教学。出版有若干集成电路设计、Verilog方面的专著。

• 课时1：FPGA中数字系统的构成与组合逻辑设计要点 (27分18秒)
• 课时2：时序逻辑设计要点 (13分47秒)
• 课时3：模块的种类和用途 (14分48秒)
• 课时4：为什么Verilog能支持大型设计 (13分5秒)
• 课时5：RAM和激励源的Verilog模块 (9分37秒)
• 课时6：如何在Quartus II中调用RAM (10分15秒)
• 课时7：顶层测试Verilog模块 (9分1秒)
• 课时8：数字逻辑电路的构成 (13分20秒)
• 课时9：组合逻辑举例（1）：:8位数据通路控制器 (14分19秒)
• 课时10：组合逻辑举例（2）：一个8 bit三态数据通路控制器 (9分56秒)
• 课时11：开关逻辑应用举例及时延问题 (6分35秒)
• 课时12：静态随机存储器(SRAM) (3分8秒)
• 课时13：为什么要设计有限状态机(1) (19分10秒)
• 课时14：有限状态机表示方法 (26分28秒)
• 课时15：全局时钟王和平衡树结构 (5分8秒)
• 课时16：避免冒险竞争和流水线 (7分11秒)
• 课时17：实例：用门级结构描述D触发器 (20分51秒)
• 课时18：实例：T触发器和计数器的实现及测试 (9分18秒)
• 课时19：实例：用一位全加器组成4位全加器和指令译码电路的设计 (18分38秒)
• 课时20：实例：指令译码电路的测试 (38分5秒)
• 课时21：FPGA设计中不同抽象级别HDL模型 (7分38秒)
• 课时22：时序逻辑设计要点 (13分26秒)
• 课时23：FPGA设计中顶层测试Verilog模块 (2分12秒)

展开↓