SoC系统级芯片设计实验 (SoC系统级晶片设计实验) - SoC Design Laboratory

课程概述：
本课程旨在使参与者具备成为全栈IC设计师所需的技能和知识，能够处理从前端设计到系统调试和嵌入编程的所有开发阶段。完成课程后，参与者将掌握从概念到生产的SoC芯片设计流片的技能和知识，达到下面的学习目标：
1. 学习FPGA和ASIC上的Verilog和HLS设计实现;
2. 实现IP并将其集成到SoC设计中;
3. 实现SoC设计并在FPGA中验证;

本课程基于Google Open-Source Silicon Program, 实验使用Efabless Caravel Harness SoC。在此课程中我们将使用Caravel SoC Harness和Caravel SoC FPGA验证平台。

课程内容：
设计方法
1. Introduction to HLS and Tools
2. Verilog & Logic Design
3. Caravel SoC
4. Processor
5. Memory
6. Peripheral
7. Embedded Programming
8. SoC - Interconnect
9. Static Timing Analysis
10. Synthesis & Optimization
11. Verification & Simulation

设计流程工具
1. Tools – Tcl, Perl, Makefile
2. FPGA Flow -Xilinx Vivado
3. Simulator
4. Synthesis
5. Timing Analysis
6. Verification Methodology

实验
1. Vivado Tool Installation
2. HLS - FIR Filter (AXI Master, AXI Stream)
3. Caravel SoC Simulation
4. Caravel SoC FPGA
5. SoC Design Labs: Interrupt, User RAM, UART, SDRAM
6. Workload Optimized SoC (WLOS) Baseline
7. Final Project

• 课时1：Course plan (3小时19秒)
• 课时2：HLS (2小时59分18秒)
• 课时3：Verilog (3小时15分29秒)
• 课时4：Lab3 Workbook Explained (45分33秒)
• 课时5：Verilog Delay (26分0秒)
• 课时6：Verilog FSM (22分0秒)
• 课时7：Lab3 Instruction (25分38秒)
• 课时8：SoC Introduction (27分7秒)
• 课时9：Caravel SoC Introduction (6分16秒)
• 课时10：Lab4-0 Introduction (4分16秒)
• 课时11：Single Cycle Processor (1小时8分41秒)
• 课时12：Multi-Cycle Processor (58分46秒)
• 课时13：Processor-SuperScalar (1小时4分36秒)
• 课时14：Lab4 Introduction (22分20秒)
• 课时15：Lab3 Design Structure (49分27秒)
• 课时16：Peripheral Interface Design (25分50秒)
• 课时17：Peripheral Serial Bus (32分25秒)
• 课时18：Timer, DMA (36分22秒)
• 课时19：Design Interrupt (53分4秒)
• 课时20：GPIO (41分27秒)
• 课时21：Lab6 Explanation (17分34秒)
• 课时22：LabD SDRAM Explanation (16分9秒)
• 课时23：Lab4-2 Performance Optimization (31分18秒)

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