NC-Verilog仿真QuartusII10.0的问题
一直用CadenceNC-Verilog(版本是5.10-p004)来做仿真验证。以前用QuartusII9.1一直没问题,最近用QuartusII10.0出问题了。在编译altera_mf.v时,报错:ncvlog:*E,UMGENE(altera_mf.v,23972|5):An\'endgenerate\'isexpected.查看altera_mf.v的相应位置,发现它用了generate语句。不知是不是NC-Verilog对generate支持不好的原因。有没