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FPGA时序约束
共14课时 1小时34分54秒秒
简介
FPGA时序约束视频教程
章节
- 课时1：建立时间 保持时间 (4分31秒)
- 课时2：时序路径 时序模型 (5分54秒)
- 课时3： IO约束 (4分44秒)
- 课时4：时钟周期约束 (20分6秒)
- 课时5：两种时序例外 (20分22秒)
- 课时6：xdc约束优先级 (4分15秒)
- 课时7：梳理时钟树 (4分44秒)
- 课时8：实战篇之主时钟约束 (3分40秒)
- 课时9：实战篇之衍生时钟约束 (4分14秒)
- 课时10：实战篇之延迟约束 (3分52秒)
- 课时11：实战篇之伪路径约束 (3分17秒)
- 课时12：实战篇之多周期路径约束 (6分49秒)
- 课时13：Vivado时序约束辅助工具 (2分15秒)
- 课时14：Tcl命令的对象及属性 (6分11秒)
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