一本VHDL的书感觉不错送给学习VHDL的兄弟们呵，我学VHDL，谢谢回复楼主ydlm42的帖子顶一个先！！Re:送给学习VHDL的兄弟们zaifayigeha.楼主辛苦了.向楼主致敬.!!!!!!!!!我是学的VHDL不过好久没有搞FPGA咯~~~呵呵，ＶＨＤＬ不是很难，认真看一下一般就能了解的4版本的更好不错下来了伊英文的看不懂呵，我学VHDL，谢谢:Q:Q:Q:Q:L:L:L:(:(:(:(

有一款SOC芯片，需要外接两片SRAM，SRAM型号为：K7N643645，两片组成64*2M存储系统。SRAM工作频率和SOC工作频率一致，都是200M。现在设计的SOC芯片里面的SRAM控制器与外接SRAM的信号保持时间有点不满足，在芯片后端PRIMETIME的静态时序分析报告里有违规，静态时序分析一共覆盖4种情况：Wc_cworst（temperature:125;voltage:1.08v.），Bc_cbest（temperature:0,voltage:

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MOVP2,#0A0HMOVR0,#01HMOVA,#10MOV@RO,A表示将累加器A中的数据10H传送到页面为A0H，页内地址为01H的外部数据存储器地址单元，即实际传送到0A001H地址单元对页面寻址有些疑问,访问外部ram不是应该用movx么.还有系统怎么判别是吧累加器a中的内容传到01h还是0A001H?关于页面寻址MOV@RO,A;//就是要用P2作高地址，如果你要传送到外部的RAM,就必须用MOVX指令.你的程序中的MOV指令是把#10送到

入行硬件半年，第一次layout完整PCB，传上来让大家批评批评。DDRII说明：附件都是同一块板，第一个使用PADS9.0.2话的，第二个附件是转成5.0版本ASC文件方便AD导入打开查看的。第三个尝试转成了AD2004不知道能不能看 第一块我画的板，献丑，请大家批评指教～有需要可以留邮箱，发PDF原理图，因为毕竟公司机密嘛楼主牛人啊。。。第一次画板就画DDR，而且主频600M的楼主PADS画的？能不能转为AD6格式？赶鸭子上架，硬着头皮上啊，用的JZ4760

这个运放电路想让输出比原来放大一倍要怎么改？【让输出比原来放大一倍】是输入信号不变，输出幅度比原来加倍呢，还是输入信号幅度可以变化，最大输出幅度比原来加倍？据说只要找到负反馈电阻（就是跨接在运放输出端和运放负输入端的电阻）把反馈电阻的阻值增大就可以提高放大倍数 输入信号不变，输出幅度比原来加倍，要怎么改呢 这是一个近似的电压-电流转换电路。负载接在端子R1和R2之间。如果要求【输入信号不变，输出幅度比原来加倍】，只要将RIEXT减少到原来的一半即可