Xilinx VHDL 时序问题怎么解决
做了一个状态机与一个RAM相连,状态机发3个地址给RAM,通过一个端口先后读进3个数,然后通过3个端口输出。问题来了,这3个数的值总是一样的或者顺序是乱的。要不要连个寄存器呢?求高人指点。
XilinxVHDL时序问题怎么解决可以提供你的RAM资料,和你自己的时序图吗?这样的话比较好解决,~猜测有可能是时序不满足所导致的,时序不一致基本上时序没控制好造成的给点建议好吗?回复板凳eeleader的帖子RAM操作,读,需要延迟一个时钟(至少),才能取数据;写,不需要延迟