用VHDL语言设计一般的与非门和集电极开路的与非门
在组合逻辑中,有时候需要使输出一脚的驱动能力加强,就要用集电极开路的输出引脚。但是两者差别不大,只是在调用时,从不同的库中调用。集电极开路的输入与非门电路调用STD库的std_ttloc包集合,二一般的输入与非门电路则调用std库的std-tll包集合用VHDL语言设计一般的与非门和集电极开路的与非门如:libraryieee;useieee.std_logic_1164.all;librarystd;usestd.std_logic.all;usestd.std_t