浅谈VHDL/Verilog的可综合性以及对初学者的一些建议
一、HDL不是硬件设计语言过去笔者曾碰到过不少VHDL或VerilogHDL的初学者问一些相似的问题,诸如如何实现除法、开根号,如何写循环语句等等。在这个论坛上,也时常能看到一些网友提出这一类的问题。对于这些问题,首先要明确的是VHDL和Veriglog并非是针对硬件设计而开发的语言,只不过目前被我们用来设计硬件。HDL是HardwareDescriptionLanguage的缩写,正式中文名称是“硬件描述语言”。也就是说,HDL并不是“硬件设计语言(HardwareDesign