Verilog HDL硬件描述语言概述
Verilog HDL自顶向下的设计思想
是选择Verilog还是VHDL
Verilog HDL有什么用处
如何避免竞争和冒险
行为级和RTL级
Verilog模块的编写与验证举例
ModelSim和Quartus的使用
Verilog模块的基本构成要素
Verilog HDL有什么用处 
Verilog中reg与wire的不同点
Verilog中阻塞与非阻塞
Verilog中两种不同的赋值语句

夏宇闻

主要从事超大规模集成电路、数字系统、电子设计自动化方面的研究和教学。出版有若干集成电路设计、Verilog方面的专著。

• 课时1：Verilog HDL硬件描述语言概述 (5分22秒)
• 课时2：Verilog HDL自顶向下的设计思想 (10分5秒)
• 课时3：是选择Verilog还是VHDL (13分15秒)
• 课时4：Verilog HDL有什么用处 (6分20秒)
• 课时5：如何避免竞争和冒险 (3分42秒)
• 课时6：行为级和RTL级 (9分52秒)
• 课时7：Verilog模块的编写与验证举例 (19分25秒)
• 课时8：ModelSim和Quartus的使用 (35分19秒)
• 课时9：Verilog模块的基本构成要素 (22分14秒)
• 课时10：Verilog HDL有什么用处 (6分20秒)
• 课时11：Verilog中reg与wire的不同点 (8分11秒)
• 课时12：Verilog中阻塞与非阻塞 (6分17秒)
• 课时13：Verilog中两种不同的赋值语句 (6分1秒)

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