verilog HDL数字集成电路设计原理与应用
共30课时 21小时25分16秒秒
简介
Verilog HDL数字集成电路设计原理与应用 蔡觉平 何小川 西安电子科技大学 蔡觉平、李振荣主讲
章节
- 课时1:电路设计方法概述 (42分54秒)
- 课时2:语言要素 数据类型 (43分41秒)
- 课时3:运算符和表达式 (44分23秒)
- 课时4:数据流建模 (43分1秒)
- 课时5:行为级建模1 (40分56秒)
- 课时6:行为级建模2 (40分45秒)
- 课时7:结构化建模 (45分41秒)
- 课时8:语言设计思想和可综合特性、组合电路设计 (43分3秒)
- 课时9:组合电路设计 时序电路设计 (40分12秒)
- 课时10:时序电路设计 (39分1秒)
- 课时11:有限同步状态机 (48分42秒)
- 课时12:电路仿真和验证概述 测试程序设计基础 (36分54秒)
- 课时13:测试程序设计基础及仿真相关的系统任务 信号时间赋值语句 (44分8秒)
- 课时14:信号时间赋值语句 (38分34秒)
- 课时15:任务和函数 (43分17秒)
- 课时16:典型测试向量的设计 (43分57秒)
- 课时17:用户自定义原件模型UDP 基本门级原件和模块的延时建模 (38分36秒)
- 课时18:编译预处理语句 数字电路系统设计的层次化描述方法 (43分43秒)
- 课时19:典型电路设计1 (40分57秒)
- 课时20:典型电路设计2 (41分13秒)
- 课时21:可编程器件技术基础1 (35分54秒)
- 课时22:可编程器件技术基础2 (47分13秒)
- 课时23:可编程器件技术基础3 (45分10秒)
- 课时24:可编程器件技术基础4 (42分41秒)
- 课时25:设计方法与设计流程1 (47分52秒)
- 课时26:设计方法与设计流程2 (43分23秒)
- 课时27:设计方法与设计流程3 (44分56秒)
- 课时28:设计方法与设计流程4 (44分33秒)
- 课时29:设计约束及时序分析1 (47分43秒)
- 课时30:设计约束及时序分析2 (42分13秒)
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