verilog 例程代码里面,隐含锁存器是指编写的代码有问题,产生了锁存器吗?
如下的例程【例5.14】隐含锁存器举例moduleburied_ff(c,b,a);outputc;inputb,a;regc;always@(aorb)beginif((b==1)&&(a==1))c=aendendmoduleverilog例程代码里面,隐含锁存器是指编写的代码有问题,产生了锁存器吗?verilog写代码时用if语句时要注意,比如if(a=1)c=2这个语句就包含了一个隐藏的锁存器,当a=1时C=2,当A不