FPGA做AD采样,这种情况如何编程?
通过译码来选通要采样的模拟量,比如有6路选通、即有六路模拟量;这样的话,需采样六次才能将所有模拟量采完,然后分别处理这六个量。如果采样一路的话,感觉好处理一些,循环采样六路,应该如何用verilogHDL来写?之前觉得AD采样一次本身可以用一个状态机,但是外面还有六个选通的大状态,不知道怎么处理。FPGA做AD采样,这种情况如何编程?至少要外接一个积分电容,才可以实现ad转换,但是精度很低,而且不太稳定,世界怎么了?我咋问题都看不懂了ad到fpga是数字接口吧?没有顺