同一BANK中差分IO与单端IO靠太近的问题求助(EP4CE115)
同一BANK中差分IO与单端IO靠太近的问题求助(EP4CE115)手头有一个EP4CE115的板子在调试时遇到同一BANK中差分IO与单端IO靠太近的问题,编译过不去,向你们请教下有没有什么方法可以解决。问题如下:1、板子上有6路高速ADC及6路DAC,系统时钟为245.76MHz。2、FPGA使用EP4CE115F29I7;软件用QII10.1;ADC输入为LVDS差分信号,DAC输出为2.5VLVCOMS单端信号。3、在编译时出来类似告警:“Error:Pa