基于FPGA实时视频采集传输系统的时钟约束问题
我做的是基于FPGA的视频采集传输系统,板子是DE2-115,摄像头500W像素,用VerilogHDL编程在QuratusII中下到板子上,通过VGA接口连接本地模拟显示器以显示实时视频.现在知道时钟出了问题,显示不正确。有哪位知道关于Timing的部分具体该注意些什么基于FPGA实时视频采集传输系统的时钟约束问题不知道到你具体指那个部分的时序?能说具体点么?视频采集卡,一般都有SRAM缓冲,很多情况下缓冲的时候统一用像素时钟,输出的时候可以用fpga产生一个像素时钟,可以用摄像