【FPGA设计问题】verilog 中敏感列表的三个信号沿
在时钟clk的上升沿而且同时信号A为高时发数据,可是信号A是有固定周期的(维持8个时钟的高),可是正巧时钟clk的上升沿的时候,仔细观察波形发现A其实还没有处于高(略微落后一点时间变成高),即,这8个时钟发8个数据,其中第一个就发不了。所以打算用A的上升沿放敏感列表中来触发发送第一个数据,其他7位打算在A处于高时,一一发送。这样敏感列表中就有复位喜欢RESET\\时钟clk、信号A。整个代码编译,列表中有A和没有A的两种情况下,其中警告数可是相差好大呀,而且在用到A的上升沿