如何在verilog中调用vhdl模块,最好给个例子,万分感谢啊!
如何在verilog中调用vhdl模块,最好给个例子,求大神指点!如何在verilog中调用vhdl模块,最好给个例子,万分感谢啊!在verilog设计中实例化VHDL单元。如果是实例化一个VHDL实体,首先声明一个与你要实例化的VHDL实体同名的module名字,形成一个一般的verilog实例。只有一个实例化的VHDL结构在verilog中构建,没有其他的VHDL结构在verilog中可见。当如此做时,XST使用entity和architecture对作为verilog或VHDL的边