关于定点数的乘法和加法问题
学习Verilog有一段时间了,有个问题一个在困扰着我,我知道Verilog中只能处理0,1的数据,可是,我总是想在脑子里想把他们转化为10进制数,这就涉及到定点数的计算,比如我设计了一个滤波器的模块,输入的是有符号的定点数,比如a(15,12),15代表a的整个字长,12是表示小数的比特数,则用了15-12-1=2比特表示了整数,若b也为(15,12),则c=a+b,在不考虑溢出的情况下,c的位宽至少要16个比特吧,则c(16,12)是后面12个比特表示小数么??如果